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FPGA工程師面試題目網(wǎng)絡(luò)問(wèn)題歸納
1、同步電路和異步電路的區(qū)別是什么?(仕蘭微電子)
2、什么是同步邏輯和異步邏輯?(漢王筆試)
同步邏輯是時(shí)鐘之間有固定的因果關(guān)系.異步邏輯是各時(shí)鐘之間沒(méi)有固定的因果關(guān)系.
3、什么是"線與"邏輯,要實(shí)現(xiàn)它,在硬件特性上有什么具體要求?(漢王筆試)
線與邏輯是兩個(gè)輸出信號(hào)相連可以實(shí)現(xiàn)與的功能.在硬件上,要用oc門(mén)來(lái)實(shí)現(xiàn),由于不用 oc門(mén)可能使灌電流過(guò)大,而燒壞邏輯門(mén). 同時(shí)在輸出端口應(yīng)加一個(gè)上拉電阻.
4、什么是Setup 和Holdup時(shí)間?(漢王筆試)
5、setup和holdup時(shí)間,區(qū)別.(南山之橋)
6、解釋setup time和hold time的定義和在時(shí)鐘信號(hào)延遲時(shí)的變化.(未知)
7、解釋setup和hold time violation,畫(huà)圖說(shuō)明,并說(shuō)明解決辦法.(威盛VIA
2003.11.06 上海筆試試題)
Setup/hold time 是測(cè)試芯片對(duì)輸入信號(hào)和時(shí)鐘信號(hào)之間的時(shí)間要求.建立時(shí)間是指觸發(fā) 器的時(shí)鐘信號(hào)上升沿到來(lái)以前,數(shù)據(jù)穩(wěn)定不變的時(shí)間.輸入信號(hào)應(yīng)提前時(shí)鐘上升沿(如上升沿有效)T時(shí)間到達(dá)芯片,這個(gè)T就是建立時(shí)間-Setup time.如不滿足setup time,這個(gè)數(shù)據(jù)就不能被這一時(shí)鐘打入觸發(fā)器,只有在下一個(gè)時(shí)鐘上升沿,數(shù)據(jù)才能被打入觸發(fā)器. 保持時(shí)間是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)以后,數(shù)據(jù)穩(wěn)定不變的時(shí)間.如果hold time 不夠,數(shù)據(jù)同樣不能被打入觸發(fā)器.
建立時(shí)間 (Setup Time)和保持時(shí)間(Hold time).建立時(shí)間是指在時(shí)鐘邊沿前,數(shù)據(jù)信 號(hào)需要保持不變的時(shí)間.保持時(shí)間是指時(shí)鐘跳變邊沿后數(shù)據(jù)信號(hào)需要保持不變的時(shí)間.如果不滿足建立和保持時(shí)間的話,那么DFF將不能正確地采樣到數(shù)據(jù),將會(huì)出現(xiàn) metastability的情況.如果數(shù)據(jù)信號(hào)在時(shí)鐘沿觸發(fā)前后持續(xù)的時(shí)間均超過(guò)建立和保持時(shí) 間,那么超過(guò)量就分別被稱(chēng)為建立時(shí)間裕量和保持時(shí)間裕量.
8、說(shuō)說(shuō)對(duì)數(shù)字邏輯中的競(jìng)爭(zhēng)和冒險(xiǎn)的理解,并舉例說(shuō)明競(jìng)爭(zhēng)和冒險(xiǎn)怎樣消除.(仕蘭微 電子)
9、什么是競(jìng)爭(zhēng)與冒險(xiǎn)現(xiàn)象?怎樣判斷?如何消除?(漢王筆試)
在組合邏輯中,由于門(mén)的輸入信號(hào)通路中經(jīng)過(guò)了不同的延時(shí),導(dǎo)致到達(dá)該門(mén)的時(shí)間不一致叫競(jìng)爭(zhēng).產(chǎn)生毛刺叫冒險(xiǎn).如果布爾式中有相反的信號(hào)則可能產(chǎn)生競(jìng)爭(zhēng)和冒險(xiǎn)現(xiàn)象.解決方法:一是添加布爾式的消去項(xiàng),二是在芯片外部加電容.
10、你知道那些常用邏輯電平?TTL與COMS電平可以直接互連嗎?(漢王筆試)
常用邏輯電平:12V,5V,3.3V;TTL和CMOS不可以直接互連,由于TTL是在0.3-3.6V之間,而CMOS則是有在12V的有在5V的.CMOS輸出接到TTL是可以直接互連.TTL接到CMOS需要在輸出端口加一上拉電阻接到5V或者12V.
11、如何解決亞穩(wěn)態(tài).(飛利浦-大唐筆試)
亞穩(wěn)態(tài)是指觸發(fā)器無(wú)法在某個(gè)規(guī)定時(shí)間段內(nèi)達(dá)到一個(gè)可確認(rèn)的狀態(tài).當(dāng)一個(gè)觸發(fā)器進(jìn)入亞
穩(wěn)態(tài)時(shí),既無(wú)法預(yù)測(cè)該單元的輸出電平,也無(wú)法預(yù)測(cè)何時(shí)輸出才能穩(wěn)定在某個(gè)正確的電平
上.在這個(gè)穩(wěn)定期間,觸發(fā)器輸出一些中間級(jí)電平,或者可能處于振蕩狀態(tài),并且這種無(wú)
用的輸出電平可以沿信號(hào)通道上的各個(gè)觸發(fā)器級(jí)聯(lián)式傳播下去.
12、IC設(shè)計(jì)中同步復(fù)位與 異步復(fù)位的區(qū)別.(南山之橋)
13、MOORE 與 MEELEY狀態(tài)機(jī)的特征.(南山之橋)
14、多時(shí)域設(shè)計(jì)中,如何處理信號(hào)跨時(shí)域.(南山之橋)
15、給了reg的setup,hold時(shí)間,求中間組合邏輯的delay范圍.(飛利浦-大唐筆試)
Delay < period - setup hold
16、時(shí)鐘周期為T(mén),觸發(fā)器D1的建立時(shí)間最大為T(mén)1max,最小為T(mén)1min.組合邏輯電路最大延
遲為T(mén)2max,最小為T(mén)2min.問(wèn),觸發(fā)器D2的建立時(shí)間T3和保持時(shí)間應(yīng)滿足什么條件.(華
為)
17、給出某個(gè)一般時(shí)序電路的圖,有Tsetup,Tdelay,Tck->q,還有 clock的delay,寫(xiě)出決
定最大時(shí)鐘的因素,同時(shí)給出表達(dá)式.(威盛VIA 2003.11.06 上海筆試試題)
18、說(shuō)說(shuō)靜態(tài)、動(dòng)態(tài)時(shí)序模擬的優(yōu)缺點(diǎn).(威盛VIA 2003.11.06 上海筆試試題)
19、一個(gè)四級(jí)的Mux,其中第二級(jí)信號(hào)為關(guān)鍵信號(hào) 如何改善timing.(威盛VIA
2003.11.06 上海筆試試題)
20、給出一個(gè)門(mén)級(jí)的圖,又給了各個(gè)門(mén)的傳輸延時(shí),問(wèn)關(guān)鍵路徑是什么,還問(wèn)給出輸入,
使得輸出依賴(lài)于關(guān)鍵路徑.(未知)
21、邏輯方面數(shù)字電路的卡諾圖化簡(jiǎn),時(shí)序(同步異步差異),觸發(fā)器有幾種(區(qū)別,優(yōu)
點(diǎn)),全加器等等.(未知)
22、卡諾圖寫(xiě)出邏輯表達(dá)使.(威盛VIA 2003.11.06 上海筆試試題)
23、化簡(jiǎn)F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和.(威盛)
24、please show the CMOS inverter schmatic,layout and its cross sectionwith p-
well process.plot its transfer curve (Vout-Vin) And also explain the
operation region of pMOS and NMOS for each segment of the transfer curve? (威
盛筆試題circuit design-beijing-03.11.09)
25、To design a CMOS invertor with balance rise and fall time,please define
the ration of channel width of pMOS and NMOS and explain?
26、為什么一個(gè)標(biāo)準(zhǔn)的倒相器中p管的寬長(zhǎng)比要比N管的寬長(zhǎng)比大?(仕蘭微電子)
27、用mos管搭出一個(gè)二輸入與非門(mén).(揚(yáng)智電子筆試)
28、please draw the transistor level schematic of a cmos 2 input AND gate and
explain which input has faster response for output rising edge.(less delay
time).(威盛筆試題circuit design-beijing-03.11.09)
29、畫(huà)出NOT,NAND,NOR的符號(hào),真值表,還有transistor level的電路.(Infineon筆
試)
30、畫(huà)出CMOS的圖,畫(huà)出tow-to-one mux gate.(威盛VIA 2003.11.06 上海筆試試題)
31、用一個(gè)二選一mux和一個(gè)inv實(shí)現(xiàn)異或.(飛利浦-大唐筆試)
32、畫(huà)出Y=A*B+C的cmos電路圖.(科廣試題)
33、用邏輯們和cmos電路實(shí)現(xiàn)ab+cd.(飛利浦-大唐筆試)
34、畫(huà)出CMOS電路的晶體管級(jí)電路圖,實(shí)現(xiàn)Y=A*B+C(D+E).(仕蘭微電子)
35、利用4選1實(shí)現(xiàn)F(x,y,z)=xz+yz’.(未知)
36、給一個(gè)表達(dá)式f=xxxx+xxxx+xxxxx+xxxx用最少數(shù)量的與非門(mén)實(shí)現(xiàn)(實(shí)際上就是化
簡(jiǎn)).
37、給出一個(gè)簡(jiǎn)單的由多個(gè)NOT,NAND,NOR組成的原理圖,根據(jù)輸入波形畫(huà)出各點(diǎn)波形.
(Infineon筆試)
38、為了實(shí)現(xiàn)邏輯(A XOR B)OR (C AND D),請(qǐng)選用以下邏輯中的一種,并說(shuō)明為什
么?1)INV 2)AND 3)OR 4)NAND 5)NOR 6)XOR 答案:NAND(未知)
39、用與非門(mén)等設(shè)計(jì)全加法器.(華為)
40、給出兩個(gè)門(mén)電路讓你分析異同.(華為)
41、用簡(jiǎn)單電路實(shí)現(xiàn),當(dāng)A為輸入時(shí),輸出B波形為…(仕蘭微電子)
42、A,B,C,D,E進(jìn)行投票,多數(shù)服從少數(shù),輸出是F(也就是如果A,B,C,D,E中1的個(gè)數(shù)比0
多,那么F輸出為1,否則F為0),用與非門(mén)實(shí)現(xiàn),輸入數(shù)目沒(méi)有限制.(未知)
43、用波形表示D觸發(fā)器的功能.(揚(yáng)智電子筆試)
44、用傳輸門(mén)和倒向器搭一個(gè)邊沿觸發(fā)器.(揚(yáng)智電子筆試)
45、用邏輯們畫(huà)出D觸發(fā)器.(威盛VIA 2003.11.06 上海筆試試題)
46、畫(huà)出DFF的結(jié)構(gòu)圖,用verilog實(shí)現(xiàn)之.(威盛)
47、畫(huà)出一種CMOS的D鎖存器的電路圖和版圖.(未知)
48、D觸發(fā)器和D鎖存器的區(qū)別.(新太硬件面試)
49、簡(jiǎn)述latch和filp-flop的異同.(未知)
50、LATCH和DFF的概念和區(qū)別.(未知)
51、latch與register的區(qū)別,為什么現(xiàn)在多用register.行為級(jí)描述中l(wèi)atch如何產(chǎn)生的.
(南山之橋)
52、用D觸發(fā)器做個(gè)二分顰的電路.又問(wèn)什么是狀態(tài)圖.(華為)
53、請(qǐng)畫(huà)出用D觸發(fā)器實(shí)現(xiàn)2倍分頻的邏輯電路?(漢王筆試)
54、怎樣用D觸發(fā)器、與或非門(mén)組成二分頻電路?(東信筆試)
55、How many flip-flop circuits are needed to divide by 16? (Intel) 16分頻?
56、用filp-flop和logic-gate設(shè)計(jì)一個(gè)1位加法器,輸入carryin和current-stage,輸出
carryout和next-stage. (未知)
57、用D觸發(fā)器做個(gè)4進(jìn)制的計(jì)數(shù).(華為)
58、實(shí)現(xiàn)N位Johnson Counter,N=5.(南山之橋)
59、用你熟悉的設(shè)計(jì)方式設(shè)計(jì)一個(gè)可預(yù)置初值的7進(jìn)制循環(huán)計(jì)數(shù)器,15進(jìn)制的呢?(仕蘭
微電子)
60、數(shù)字電路設(shè)計(jì)當(dāng)然必問(wèn)Verilog/VHDL,如設(shè)計(jì)計(jì)數(shù)器.(未知)
61、BLOCKING NONBLOCKING 賦值的區(qū)別.(南山之橋)
62、寫(xiě)異步D觸發(fā)器的verilog module.(揚(yáng)智電子筆試)
module dff8(clk , reset, d, q);
input clk;
input reset;
input [7:0] d;
output [7:0] q;
reg [7:0] q;
always @ (posedge clk or posedge reset)
if(reset)
q <= 0;
else
q <= d;
endmodule
63、用D觸發(fā)器實(shí)現(xiàn)2倍分頻的Verilog描述? (漢王筆試)
module divide2( clk , clk_o, reset);
input clk , reset;
output clk_o;
wire in;
reg out ;
always @ ( posedge clk or posedge reset)
if ( reset)
out <= 0;
else
out <= in;
assign in = ~out;
assign clk_o = out;
endmodule
64、可編程邏輯器件在現(xiàn)代電子設(shè)計(jì)中越來(lái)越重要,請(qǐng)問(wèn):a) 你所知道的可編程邏輯器
件有哪些? b) 試用VHDL或VERILOG、ABLE描述8位D觸發(fā)器邏輯.(漢王筆試)
pAL,pLD,CpLD,FpGA.
module dff8(clk , reset, d, q);
input clk;
input reset;
input d;
output q;
reg q;
always @ (posedge clk or posedge reset)
if(reset)
q <= 0;
else
q <= d;
endmodule
65、請(qǐng)用HDL描述四位的全加法器、5分頻電路.(仕蘭微電子)
66、用VERILOG或VHDL寫(xiě)一段代碼,實(shí)現(xiàn)10進(jìn)制計(jì)數(shù)器.(未知)
67、用VERILOG或VHDL寫(xiě)一段代碼,實(shí)現(xiàn)消除一個(gè)glitch.(未知)
68、一個(gè)狀態(tài)機(jī)的題目用verilog實(shí)現(xiàn)(不過(guò)這個(gè)狀態(tài)機(jī)畫(huà)的實(shí)在比較差,很容易誤解
的).(威盛VIA 2003.11.06 上海筆試試題)
69、描述一個(gè)交通信號(hào)燈的設(shè)計(jì).
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